Análisis comparativo de diferentes estilos de programación en VHDL y su incidencia en la síntesis en FPGA

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dc.contributor.advisorBarrios Rodríguez, Juan Pablo
dc.contributor.authorRodríguez Sánchez, Anamary
dc.coverage.spatialSanta Claraen_US
dc.date.accessioned2022-02-17T18:12:45Z
dc.date.available2022-02-17T18:12:45Z
dc.date.issued2021-12-23
dc.description.abstractEl presente proyecto propone estudiar cómo, en el proceso de diseño y síntesis de sistemas digitales, inciden las diferentes formas de descripción VHDL en los resultados de su implementación en un FPGA. Actualmente un sistema digital complejo puede ser implementado en un solo dispositivo VLSI configurable (FPGA). Por su parte el VHDL es un lenguaje estándar IEEE, capaz de describir comportamientos muy complejos, desde simples compuertas lógicas hasta microprocesadores, es un lenguaje de alto nivel, que soporta tres niveles de descripción (funcional, flujo de datos y estructural) y se encuentra integrado como parte del proceso de diseño en múltiples herramientas EDA. La amplia variedad de estructuras sintácticas de un lenguaje de hardware como el VHDL hace que existan muchos “estilos de programación” a la hora de describir sistemas digitales, sobre todo, aquellos que son secuenciales. En la facultad viene incorporándose el lenguaje VHDL en la enseñanza de los sistemas electrónicos digitales desde el año 1998. La experiencia adquirida, tanto en el uso del VHDL como de las herramientas EDA de diseño y simulación, ha permitido profundizar qué aspectos y estructuras del VHDL son las fundamentales para comprender el vínculo entre una descripción HDL y su equivalente circuital, que es, al final, el objetivo del diseño. Particular importancia requiere la descripción de estructuras secuenciales sincrónicas en VHDL tales como las máquinas de estado finito y las máquinas de estado algorítmico y la correspondiente cantidad de componentes que genera una síntesis automática de dicha descripción en una herramienta tal como ISE Xilinx.en_US
dc.description.statusnon-publisheden_US
dc.identifier.urihttps://dspace.uclv.edu.cu/handle/123456789/13444
dc.language.isoesen_US
dc.publisherUniversidad Central "Marta Abreu" de Las Villas, Facultad de Ingeniería Eléctrica, Departamento de Electrónica y Telecomunicacionesen_US
dc.rightsEste documento es Propiedad Patrimonial de la Universidad Central “Marta Abreu” de Las Villas.Los usuarios podrán hacer uso de esta obra bajo la siguiente licencia: CreativeCommons: Atribución-No Comercial-Compartir Igual 4.0 Licenseen_US
dc.subjectProgramación en VHDLen_US
dc.subjectSistemas Digitalesen_US
dc.subjectSíntesis en FPGAen_US
dc.titleAnálisis comparativo de diferentes estilos de programación en VHDL y su incidencia en la síntesis en FPGAen_US
dc.typeThesisen_US
dc.type.thesisbacheloren_US

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