Metodología para la obtención de códigos HDL empotrables en FPGAs
Fecha
2013-06-23
Autores
Suárez Aday, Javier Oscar
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Editor
Universidad Central "Marta Abreu" de Las Villas
Resumen
La presente investigación propone una metodología para la obtención de códigos HDL1 correspondientes a bloques de Simulink y empotrables en FPGA2. Con este fin se hace un análisis de la arquitectura y estructura interna de estos dispositivos. Además se realiza una caracterización de los principales lenguajes de descripción de hardware, en particular VHDL. Se realiza un análisis del Quartus II, pues es este el software que se utiliza para diseñar circuitos sintetizables en FPGAs de Altera y se expone el flujo de trabajo para el diseño de aplicaciones con este software. Se describen las principales características del kit DEO, por ser esta la tarjeta empleada para el desarrollo de esta investigación. De esta forma se propone una solución para un problema real, consistente en el control de movimiento de plataformas neumáticas de simuladores de conducción. Para validar dicha solución se implementó en el Kit de desarrollo un Lector de Encoder, siendo este uno de los elementos que componen el sistema propuesto. Este sistema puede ser implementado en una FPGA en futuros trabajos.
Descripción
Palabras clave
Herramientas de Software, Obtención de Códigos HDL, Bloques Lógicos Configurables